江苏USB测试DDR一致性测试

时间:2024年02月19日 来源:

D D R 5 的 接 收 端 容 限 评 估 需 要 通 过 接 收 容 限 的 一 致 性 测 试 来 进 行 , 主 要 测 试 的 项 目 有 D Q 信 号 的 电 压 灵 敏 度 、 D Q S 信 号 的 电 压 灵 敏 度 、 D Q S 的 抖 动 容 限 、 D Q 与 D Q S 的 时 序 容 限、DQ的压力眼测试、DQ的均衡器特性等。

在DDR5的接收端容限测试中,也需要通过御用的测试夹具对被测件进行测试以及测试前的校准。展示了一套DDR5的DIMM条的测试夹具,包括了CTC2夹具(ChannelTestCard)和DIMM板(DIMMTestCard)等。CTC2夹具上有微控制器和RCD芯片等,可以通过SMBus/I²C总线配置电路板的RCD输出CA信号以及让被测件进入环回模式。测试夹具还提供了CK/CA/DQS/DQ/LBD/LBS等信号的引出。 DDR DDR2 DDR3 DDR4 和 DDR5 内存带宽;江苏USB测试DDR一致性测试

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以上只是 一 些进行DDR读/写信号分离的常用方法,根据不同的信号情况可以做选 择。对于DDR信号的 一 致性测试来说,用户还可以选择另外的方法,比如根据建立/保持 时间的不同进行分离或者基于CA信号突发时延的方法(CA高接下来对应读操作,CA低 接下来对应写操作)等,甚至未来有可能采用一些机器学习(Machine Learning)的方法对 读/写信号进行判别。读时序和写时序波形分离出来以后,就可以方便地进行波形参数或者 眼图模板的测量。

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RDIMM(RegisteredDIMM,寄存器式双列直插内存)有额外的RCD(寄存器时钟驱动器,用来缓存来自内存控制器的地址/命令/控制信号等)用于改善信号质量,但额外寄存器的引入使得其延时和功耗较大。LRDIMM(LoadReducedDIMM,减载式双列直插内存)有额外的MB(内存缓冲,缓冲来自内存控制器的地址/命令/控制等),在技术实现上并未使用复杂寄存器,只是通过简单缓冲降低内存总线负载。RDIMM和LRDIMM通常应用在高性能、大容量的计算系统中。

综上可见,DDR内存的发展趋势是速率更高、封装更密、工作电压更低、信号调理技术 更复杂,这些都对设计和测试提出了更高的要求。为了从仿真、测试到功能测试阶段保证DDR信号的波形质量和时序裕量,需要更复杂、更的仿真、测试和分析工具。


我们看到,在用通用方法进行的眼图测试中,由于信号的读写和三态都混在一起,因此很难对信号质量进行评估。要进行信号的评估,第1步是要把读写信号分离出来。传统上有几种方法用来进行读写信号的分离,但都存在一定的缺陷。可以利用读写Preamble的宽度不同用脉冲宽度触发,但由于JEDEC只规定了WritePreamble宽度的下限,因此不同芯片间Preamble的宽度可能是不同的,而且如果Read/Write的Preamble的宽度一样,则不能进行分离。也可以利用读写信号的幅度不同进行分离,如图7-138中间 的图片所示,但是如果读写信号幅度差别不大,则也不适用6还可以根据RAS、CAS、CS、 WE等控制信号来分离读写,但这种方法要求通道数多于4个,只 有带数字通道的MSO示波器才能满足要求,比如Agilent的MS09000A系列或者 MSOX90000A系列,对于用户示波器的要求比较高。DDR 设计可分为四个方面:仿真、互连设计、有源信号验证和功能测试。

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DDR SDRAM即我们通常所说的DDR内存,DDR内存的发展已经经历了五代,目前 DDR4已经成为市场的主流,DDR5也开始进入市场。对于DDR总线来说,我们通常说的 速率是指其数据线上信号的快跳变速率。比如3200MT/s,对应的工作时钟速率是 1600MHz。3200MT/s只是指理想情况下每根数据线上比较高传输速率,由于在DDR总线 上会有读写间的状态转换时间、高阻态时间、总线刷新时间等,因此其实际的总线传输速率 达不到这个理想值。 DDR3信号质量测试,信号一致性测试。内蒙古DDR一致性测试多端口矩阵测试

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为了针对复杂信号进行更有效的读/写信号分离,现代的示波器还提供了很多高级的信号 分离功能,在DDR测试中常用的有图形区域触发的方法和基于建立/保持时间的触发方法。

图形区域触发是指可以用屏幕上的特定区域(Zone)定义信号触发条件。用 区域触发功能对DDR的读/写信号分离的 一 个例子。用锁存信号DQS信号触发可以看到 两种明显不同的DQS波形, 一 种是读时序的DQS波形,另 一 种是写信号的DQS波形。打 开区域触发功能后,通过在屏幕上的不同区域画不同的方框,就可以把感兴趣区域的DQS 波形保留下来,与之对应的数据线DQ上的波形也就保留下来了。 江苏USB测试DDR一致性测试

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